Réf ABG-139721
ADUM-75913 Sujet de Thèse
01/07/2026 Autre financement public
Ecole Centrale de Lyon
Lieu de travail
Villeurbanne - Auvergne-Rhône-Alpes - France
Intitulé du sujet
Conception de circuit ferroélectrique pour la logique ternaire // Design of Ferroelectric Circuits for Ternary Logic
Champs scientifiques
Informatique
Mots clés
Logique ternaire, Dispositifs ferroélectriques , Calcul en mémoire (IMC) , Conception de circuits intégrés
Ternary logic , Ferroelectric devices , In-Memory Computing (IMC) , Integrated circuit design
Description du sujet
Energy efficiency has become a critical challenge in modern computing, from embedded IoT devices to high-performance supercomputers. Conventional CMOS-based architectures are reaching fundamental limits, including the end of Dennard scaling, rising static power dissipation, and the “memory wall” — data transfers between processor and memory alone account for 70 to 90% of a system's total energy budget. In-Memory Computing (IMC) is emerging as a compelling solution by embedding computation directly within memory arrays, thereby eliminating costly data movements. In this context, ferroelectric field-effect transistors (FeFETs) stand out as particularly attractive devices: they are compatible with standard CMOS fabrication processes, inherently non-volatile, and enable reconfigurable logic gates in which one operand is persistently encoded in the ferroelectric gate stack — a concept already demonstrated at INL.

This PhD thesis is carried out within the ANR eCAT project (Enabling Computer Architecture for Tomorrow), a 2025 Franco-German PRCI collaboration involving INL, Inria Rennes, Heidelberg University, and TU Dresden. The project targets a complete heterogeneous architecture ecosystem combining RISC-V processors, FeFET-based IMC units, Near-Memory Computing (NMC), and Approximate Computing (AxC). INL leads the circuit design and device characterization workpackages.

The central scientific contribution of this PhD is the exploration of ternary logic implemented through ferroelectric devices. Unlike conventional binary logic, ferroelectric materials can be programmed into stable intermediate polarization states, enabling a natural three-valued logic (0, 1, 2) within a single device. This property opens new avenues for higher integration density, reduced interconnect complexity, and greater logical expressiveness per device.

The thesis unfolds in two main phases. In the first phase, the candidate will investigate the programming conditions required to reliably achieve and maintain stable intermediate ferroelectric polarization states, then design and characterize a library of elementary ternary logic gates — including ternary inverters, MIN/MAX gates, and comparators — evaluated in terms of delay, energy consumption, and endurance, using industrial EDA tools such as Cadence Virtuoso/Spectre and Synopsys. In the second phase, the work scales up to ternary arithmetic operators (adders, multipliers) targeting eCAT application workloads, with a particular focus on convolutional neural networks. Approximate computing will also be explored through deliberate modulation of the ferroelectric programming scheme, trading off precision for further energy gains. The resulting circuit models will be abstracted at multiple levels of representation and integrated into the project's system-level simulator to quantify real-world improvements in energy efficiency, computational precision, and throughput.

The ideal candidate holds a Master's degree in microelectronics or a related field, with solid expertise in digital circuit design flows, semiconductor device physics, and hardware description languages (Verilog-A, VHDL, or Verilog). Familiarity with non-volatile memory technologies or ferroelectric materials is a strong asset. The position requires scientific rigor, autonomy, and the ability to collaborate within an international research consortium. Fluency in scientific English is mandatory.

The PhD will be hosted at INL (UMR CNRS 5270), a multidisciplinary nanotechnology research unit affiliated with CNRS, École Centrale de Lyon, INSA Lyon, Université Lyon 1, and CPE Lyon, gathering approximately 200 researchers across two campuses in the Lyon area.
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L'efficacité énergétique est devenue un défi critique dans l'informatique moderne, des dispositifs IoT embarqués aux supercalculateurs. Les architectures conventionnelles à base de CMOS atteignent des limites fondamentales : fin de la loi de Dennard, dissipation statique croissante, et « mur mémoire » — les transferts de données entre processeur et mémoire représentant 70 à 90 % de l'énergie totale consommée. Le Calcul En Mémoire (IMC) s'impose comme une solution prometteuse en intégrant le calcul directement au sein des barrettes mémoire. Dans ce contexte, les transistors ferroélectriques (FeFET), compatibles CMOS, non volatils et reconfigurables, permettent de stocker un opérande de manière permanente dans la grille ferroélectrique — concept déjà démontré à l'INL.

Cette thèse s'inscrit dans le projet ANR eCAT (Enabling Computer Architecture for Tomorrow, PRCI franco-allemand 2025), impliquant l'INL, Inria Rennes, l'Université de Heidelberg et la TU Dresden, autour d'architectures hétérogènes combinant processeurs RISC-V, unités IMC à base de FeFET, Calcul Proche Mémoire (NMC) et Calcul Approximatif (AxC).

L'originalité scientifique de la thèse repose sur l'exploitation de la logique ternaire rendue possible par la capacité des dispositifs ferroélectriques à présenter des états de polarisation intermédiaires stables, permettant une logique naturelle à trois valeurs (0, 1, 2) au sein d'un seul composant. Cela ouvre des perspectives de densité d'intégration accrue et d'expressivité logique supérieure à la logique binaire conventionnelle.

La thèse se déroule en deux phases. La première consiste à étudier les conditions de programmation des états intermédiaires, puis à concevoir une bibliothèque de portes logiques ternaires élémentaires (inverseurs, portes MIN/MAX, comparateurs), caractérisées en délai, énergie et endurance via des outils EDA industriels (Cadence Virtuoso/Spectre, Synopsys). La seconde phase monte en échelle vers des opérateurs arithmétiques ternaires (additionneurs, multiplicateurs) ciblant les réseaux de neurones convolutifs. Le calcul approximatif sera exploré par modulation du schéma de programmation ferroélectrique. Les modèles obtenus seront intégrés au simulateur système d'eCAT pour quantifier les gains réels en énergie, précision et performance.

Le candidat idéal est titulaire d'un Master en microélectronique, maîtrise les flots de conception numérique, la physique des dispositifs semiconducteurs et les langages HDL (Verilog-A, VHDL, Verilog). Une expérience en mémoires non volatiles ou matériaux ferroélectriques est un atout. Rigueur, autonomie et maîtrise de l'anglais scientifique sont indispensables. La thèse est accueillie à l'INL (UMR CNRS 5270), unité multidisciplinaire d'environ 200 chercheurs, affiliée au CNRS, à l'École Centrale de Lyon, l'INSA Lyon, l'Université Lyon 1 et CPE Lyon.
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Début de la thèse : 01/10/2026
Nature du financement
Autre financement public
Précisions sur le financement
ANR Financement d'Agences de financement de la recherche
Présentation établissement et labo d'accueil
Ecole Centrale de Lyon
Etablissement délivrant le doctorat
Ecole Centrale de Lyon
Ecole doctorale
160 EEA - Electronique, Electrotechnique, Automatique de Lyon
Profil du candidat
Formation Académique Master en microélectronique, génie électrique ou dans un domaine connexe. Compétences Techniques • Conception de circuits : Maîtrise des flots de conception numérique (schématique, simulation, synthèse) à l'aide d'outils EDA industriels, de préférence Cadence Virtuoso/Spectre et Synopsys. • Physique des composants : Solides connaissances en physique des dispositifs semiconducteurs et MOS ; une expérience préalable en mémoires non volatiles ou en matériaux ferroélectriques constitue un atout. • Logique numérique : Curiosité pour les paradigmes logiques non conventionnels tels que la logique multi-valuée et le calcul approximatif, ainsi que pour les nouvelles architectures mémoire. • Programmation et simulation : Maîtrise des langages de description matérielle (Verilog-A, VHDL ou Verilog) ; la programmation Python pour l'automatisation des simulations est un atout supplémentaire. Compétences Transversales • Rigueur scientifique et autonomie intellectuelle. • Capacité à travailler efficacement au sein d'un environnement collaboratif international, avec des interactions régulières avec les partenaires français et allemands du projet eCAT. Langue La maîtrise de l'anglais scientifique (lecture, rédaction et présentation orale) est obligatoire. En résumé, le candidat idéal allie une solide formation en microélectronique et en physique des composants à une expérience pratique en conception de circuits, un intérêt marqué pour les paradigmes de calcul émergents, ainsi que les compétences en communication nécessaires pour s'épanouir dans un projet de recherche international. Application (CV including academic transcripts, cover letter) MUST be submitted through the following platform: https://ecolecentraledelyon.recruitee.com/o/centrale-lyon-doctorant-conception-de-circuit-ferroelectrique-pour-la-logique-ternaire/c/new?lang=en
Academic Background Master's degree in microelectronics, electrical engineering, or a closely related field. Technical Skills • Circuit design: Proficiency in digital design flows (schematic, simulation, synthesis) using industrial EDA tools, preferably Cadence Virtuoso/Spectre and Synopsys. • Device physics: Solid knowledge of semiconductor and MOS device physics; prior experience with non-volatile memories or ferroelectric materials is a plus. • Digital logic: Curiosity for non-conventional logic paradigms such as multi-valued logic and approximate computing, as well as novel memory architectures. • Programming & simulation: Fluency in hardware description languages (Verilog-A, VHDL, or Verilog); Python scripting for simulation automation is an asset. Soft Skills • Scientific rigor and intellectual autonomy. • Ability to work effectively within an international collaborative environment, with regular interactions with French and German partners of the eCAT project. Language Fluent scientific English (reading, writing, and oral presentation) is mandatory. In short, the ideal candidate combines a strong foundation in microelectronics and device physics with hands-on circuit design experience, an appetite for emerging computing paradigms, and the communication skills needed to thrive in an international research project. Application (CV including academic transcripts, cover letter) MUST be submitted through the following platform: https://ecolecentraledelyon.recruitee.com/o/centrale-lyon-doctorant-conception-de-circuit-ferroelectrique-pour-la-logique-ternaire/c/new?lang=en
Date limite de candidature
31/08/2026